基于Xilinx ISE的FPAG/CPLD设计与应用

7.9 思考与练习

7.8 本章小结

7.7 实例六：电子时钟VHDL程序与仿真

7.6 实例五：UART VHDL程序与仿真

7.5 实例四：数字频率计VHDL程序与仿真

7.4 实例三：奇偶校验

7.3 实例二：多倍次分频器

7.2 实例一：模可变16位加法计数器

7.1 VHDL数字逻辑电路设计试验

第7章 应用实例

6.4 思考与练习

6.3 本章小结

6.2.2 利用iMPACT进行程序下载

6.2.1 iMPACT的用户界面

6.2 基于ISE的硬件编程

6.1.3 功耗分析

6.1.2 XPower操作界面

6.1.1 概述

6.1 功耗评估工具——XPower

第6章 功耗分析与FPGA/CPLD配置

5.6 思考与练习

5.5 本章小结

5.4.2 DDS模块IP Core的调用实例

5.4.1 Xilinx IP Core基本操作

5.4 IP Core简介

5.3.4 PACE

5.3.3 引脚和区域约束语法

5.3.2 UCF文件的语法说明

5.3.1 创建UCF文件

5.3 约束

5.2.2 FPGA的设计实现

5.2.1 CPLD的设计实现

5.2 设计实现

5.1.2 XST操作流程

5.1.1 XST属性描述及设置方法

5.1 XST概述

第5章 综合与设计实现

4.6 思考与练习

4.5 本章小结

4..4.3 使用StateCAD设计状态机

4.4.2 StateCAD用户界面

4.4.1 StateCAD简介

4.4 状态机输入工具——StateCAD

4.3.5 添加I/O引脚标记

4.3.4 给总线添加网络名

4.3.3 给连线添加网络名

4.3.2 进行原理图连线

4.3.1 例化VHDL模块

4.3 实例化计数器

4.2.2 自底向上的原理图设计方法

4.2.1 自顶向下的原理图设计方法

4.2 利用原理图的设计方法

4.1.2 底层原理图设计方式

4.1.1 顶层原理图设计方法

4.1 原理图设计概述

第4章 基于原理图与状态机的输入

3.5 思考与练习

3.4 本章小结

3.3.3 利用ModelSim进行时序仿真

3.3.2 在ISE集成环境中进行功能仿真

3.3.1 ModelSim仿真窗口综述

3.3 使用Modelsim进行仿真

3.2 创建测试基准波形文件

3.1.2 仿真的步骤

3.1.1 仿真类型

3.1 仿真基本概念

第3章 设计仿真

2.5 思考与练习

2.4 本章小结

2.3 利用语言模板创建源代码

2.2 手动新建源代码

2.1 新建工程

第2章 基于VHDL语言的设计输入

1.7 思考与练习

1.6 本章小结

1.5.4 ISE运行及主界面简介

1.5.3 ISE软件运行硬件环境及安装

1.5.2 ISE的实现功能

1.5.1 ISE的获取

1.5 ISE基本操作

1.4.2 HDL编码指导

1.4.1 编码风格

1.4 HDL编码风格及规则

1.3.2 VHDL程序基本结构

1.3.1 概述

1.3 系统设计语言——VHDL基本概念与程序结构

1.2.3 FPGA/CPLD性能特点差异

1.2.2 CPLD基本结构与实现原理

1.2.1 FPGA基本结构与实现原理

1.2 FPGA/CPLD基本结构与实现原理

1.1.4 主流FPGA产品

1.1.3 CoolRunner系列的高级特性

1.1.2 几种CPLD系列芯片的特点

1.1.1 Xilinx公司简介

1.1 Xilinx公司及其产品介绍

第1章 聚焦Xilinx ISE

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第1章 聚焦Xilinx ISE

1.1 Xilinx公司及其产品介绍

1.1.1 Xilinx公司简介

1.1.2 几种CPLD系列芯片的特点

1.1.3 CoolRunner系列的高级特性

1.1.4 主流FPGA产品

1.2 FPGA/CPLD基本结构与实现原理

1.2.1 FPGA基本结构与实现原理

1.2.2 CPLD基本结构与实现原理

1.2.3 FPGA/CPLD性能特点差异

1.3 系统设计语言——VHDL基本概念与程序结构

1.3.1 概述

1.3.2 VHDL程序基本结构

1.4 HDL编码风格及规则

1.4.1 编码风格

1.4.2 HDL编码指导

1.5 ISE基本操作

1.5.1 ISE的获取

1.5.2 ISE的实现功能

1.5.3 ISE软件运行硬件环境及安装

1.5.4 ISE运行及主界面简介

1.6 本章小结

1.7 思考与练习

第2章 基于VHDL语言的设计输入

2.1 新建工程

2.2 手动新建源代码

2.3 利用语言模板创建源代码

2.4 本章小结

2.5 思考与练习

第3章 设计仿真

3.1 仿真基本概念

3.1.1 仿真类型

3.1.2 仿真的步骤

3.2 创建测试基准波形文件

3.3 使用Modelsim进行仿真

3.3.1 ModelSim仿真窗口综述

3.3.2 在ISE集成环境中进行功能仿真

3.3.3 利用ModelSim进行时序仿真

3.4 本章小结

3.5 思考与练习

第4章 基于原理图与状态机的输入

4.1 原理图设计概述

4.1.1 顶层原理图设计方法

4.1.2 底层原理图设计方式

4.2 利用原理图的设计方法

4.2.1 自顶向下的原理图设计方法

4.2.2 自底向上的原理图设计方法

4.3 实例化计数器

4.3.1 例化VHDL模块

4.3.2 进行原理图连线

4.3.3 给连线添加网络名

4.3.4 给总线添加网络名

4.3.5 添加I/O引脚标记

4.4 状态机输入工具——StateCAD

4.4.1 StateCAD简介

4.4.2 StateCAD用户界面

4..4.3 使用StateCAD设计状态机

4.5 本章小结

4.6 思考与练习

第5章 综合与设计实现

5.1 XST概述

5.1.1 XST属性描述及设置方法

5.1.2 XST操作流程

5.2 设计实现

5.2.1 CPLD的设计实现

5.2.2 FPGA的设计实现

5.3 约束

5.3.1 创建UCF文件

5.3.2 UCF文件的语法说明

5.3.3 引脚和区域约束语法

5.3.4 PACE

5.4 IP Core简介

5.4.1 Xilinx IP Core基本操作

5.4.2 DDS模块IP Core的调用实例

5.5 本章小结

5.6 思考与练习

第6章 功耗分析与FPGA/CPLD配置

6.1 功耗评估工具——XPower

6.1.1 概述

6.1.2 XPower操作界面

6.1.3 功耗分析

6.2 基于ISE的硬件编程

6.2.1 iMPACT的用户界面

6.2.2 利用iMPACT进行程序下载

6.3 本章小结

6.4 思考与练习

第7章 应用实例

7.1 VHDL数字逻辑电路设计试验

7.2 实例一：模可变16位加法计数器

7.3 实例二：多倍次分频器

7.4 实例三：奇偶校验

7.5 实例四：数字频率计VHDL程序与仿真

7.6 实例五：UART VHDL程序与仿真

7.7 实例六：电子时钟VHDL程序与仿真

7.8 本章小结

7.9 思考与练习