3.3　嵌入式逻辑分析仪使用

Quartus Prime软件提供了波形仿真工具，读者可以运行波形仿真工具，分析了解设计系统各信号波形。书中3.2.3波形仿真一节中专门介绍如何使用波形仿真工具对设计系统的信号进行波形仿真的测试，通过信号波形分析了解设计系统的工作是否正常。

这里介绍嵌入式逻辑分析仪的使用，就是将逻辑分析仪嵌入到FPGA芯片内部，测试FPGA芯片内部或外部引脚实际信号波形，分析系统工作是否正常的方法。

嵌入式逻辑分析仪的使用分为以下几个步骤：打开Tools→Signal Tap Ⅱ Logic Analyzer编辑窗口，输入待测信号，Signal Tap Ⅱ参数设置，编译下载，运行Signal Tap Ⅱ分析被测信号。

下面以前面已经输入的文件myexam.vhd为例，学习嵌入式逻辑分析仪的使用。

1. Signal Tap Ⅱ编辑窗口

选择菜单Tools→Signal Tap Ⅱ Logic Analyzer，出现Signal Tap Ⅱ编辑窗口，如图3-29所示，显示一个空的Signal Tap Ⅱ文件。

Signal Tap Ⅱ编辑窗口主要分为以下5个栏目：

（1）实例管理Instance Manager：管理分析程序。

（2）JTAG链配置JTAG Chain Configuration：管理配置硬件和文件。

（3）设置／数据Setup/Data：设置测试信号或者观察测试数据。

（4）信号设置Signal Configuration：设置逻辑信号分析仪。

（5）层次显示Hierarchy Display：显示分析文件的结构层次。

2. 输入文件和待测信号

在实例管理Instance Manager栏目下，单击Instance下面的auto_signaltap_0，将其更名为准备分析的文件名myexam。

双击设置测试信号Setup空白处，弹出Node Finder对话框，在对话框中选择测试信号。这里选择观察myexam模块的cnt。插入节点的过程与波形仿真选择信号完全相同。

3. Signal Tap Ⅱ参数设置

在信号设置Signal Configuration栏目下，完成对逻辑信号分析仪参数的设置，设置窗口如图3-30所示。

（1）设置Signal Tap Ⅱ工作时钟：单击图3-30所示Clock右侧的“…”按钮，在Node Finder对话框中，选择clk信号作为逻辑分析仪的采样时钟。

（2）设置采样数据：采样数据深度设置为1KB，根据待测信号的数量和FPGA芯片内部的存储器的大小决定采样数据深度。

（3）触发设置：触发器流程控制、触发位置、触发条件均采用默认值。

（4）触发输入：首先选中触发输入Trigger in，接着在触发源Node处选择myexam设计中的复位信号reset，触发方式采用下降沿Falling Edge。

（5）保存文件：设置完成后，保存该文件myexam.stp，保存时，系统出现提示信息：Do you want to enable Signal Tap Ⅱ，单击yes，表示同意使用Signal Tap Ⅱ，并准备将其与myexam文件捆绑在一起进行综合和适配，一同下载到FPGA芯片中。

也可以通过选择菜单Assignments→Settings…，打开如图3-31所示的Settings对话框。在Settings对话框左侧的Category栏目下选择Signal Tap Ⅱ Logic Analyzer项，选中Enable Signal Tap Ⅱ Logic Analyzer，添加myexam.stp文件，完成Signal Tap Ⅱ与myexam源文件的捆绑。

4. 编译下载

（1）编译：完成上述设置并保存文件后，必须要再次进行完整编译Compilation。选择菜单Processing→Start Compilation或直接单击工具栏中编译按钮，执行编译操作，对设计文件进行检查。

（2）连接硬件：在进行下载操作之前，首先将下载电缆的一端与PC机对应的端口相连，作者使用USB Blaster下载电缆，连接到PC机的USB端口，下载电缆的另一端与编程器件相连。

（3）下载设置：如图3-32所示。Hardware设置为USB Blaster；连接硬件正常，系统会自动找到下载器件Device为5CES；通过“…”按钮设置下载文件为myexam.sof。

（4）执行下载操作：单击编程按钮，开始对器件5CSE进行编程。

5. Signal Tap Ⅱ信号分析

如图3-33所示，在实例管理Instance Manager栏目下，选中Instance下面的文件myexam，再单击Autorun Analysis启动分析按钮，启动Signal Tap Ⅱ信号分析。只有当器件编程成功后，该分析按钮才会激活。

在Setup/Data栏目下，选择观察测试数据Data窗口。

单击复位reset键，使reset信号发生一次从高电平到低电平的变化，为Signal Tap Ⅱ逻辑分析仪提供采样触发信号。这时，在Signal Tap Ⅱ的数据窗口就会观察到来自FPGA目标器件5CES芯片的实时信号，信号如图3-34所示。

按下Stop Analysis停止分析按钮，结束分析过程。鼠标移动到分析波形处，单击鼠标右键和左键，将缩放波形的显示，使之适合观察。这里的观察可以看清输出信号cnt的变化规律，与设计的六进制计数器功能一致。

6. 撤销Signal Tap Ⅱ信号分析

结束Signal Tap Ⅱ逻辑分析后，应撤销Signal Tap Ⅱ逻辑分析与myexam源文件的捆绑，释放出嵌入式逻辑分析仪对FPGA芯片资源的占用。

撤销Signal Tap Ⅱ逻辑分析与myexam源文件捆绑的方法：选择菜单Assignments→Settings…，在Settings对话框左侧的Category栏目下选择Signal Tap Ⅱ Logic Analyzer项，撤销对Enable Signal Tap Ⅱ Logic Analyzer的选中，单击OK按钮确认后，重新对myexam源文件进行完整编译，就可以撤销嵌入式逻辑分析仪对FPGA芯片资源的占用。

Quartus Prime开发软件除了提供设计输入、设计处理、波形仿真等设计流程中必备的工具外，还集成了一些辅助设计工具，包括I/O分配验证工具、功率估计和分析工具、RTL阅读器、SignalProbe（信号探针）及Chip Editor（底层编辑器）、Timing Closure Floorplan（时序收敛平面布局规划器）。

在设计的任何阶段都可以使用I/O分配验证工具来验证引脚分配的合理性，保证在设计早期尽快确定引脚分配。功率估计工具可以对设计的功耗进行估算，以便于电源设计和热设计。RTL视图则是用户在设计中查看设计代码的RTL结构的一种工具。SignalProbe和Signal Tap Ⅱ逻辑分析器都是调试工具，SignalProbe可以在不影响设计中现有布局布线的情况下将内部电路中特定的信号迅速布线到输出引脚，从而无须对整个设计另做一次全编译。Chip Editor能够查看编辑后布局布线的详细信息，且可以使用Resource Property Editor（资源特性编辑器）对逻辑单元、I/O单元或PLL的原始属性和参数执行编译后的重新编辑。Timing Closure Floorplan可以通过控制设计的平面布局来达到时序目标。在综合以及布局布线期间可以对设计使用网表优化，同时使用Timing Closure Floorplan分析设计并执行面积约束，或者使用LogicLockTM区域分配进一步优化设计。

这些辅助设计工具本章不再一一介绍，如有需求的读者可参考相关书籍或Quartus Prime 16.0用户手册，学习更多的内容。