1.7 集成电路设计与制造相关的常用术语和基本概念

1.常用术语

（1）NRE（non-recurrent engineering）成本：不重复的一次性成本，包括设计成本、掩膜制造成本、样品生产成本和其他一次性投入成本。

（2）Recurrent成本：重复性成本，也可称为生产成本，包括工艺制造（silicon processing）、封装（packaging）、测试（test）等。集成电路的Recurrent成本正比于产量，也正比于芯片面积。

（3）wafer size：晶圆尺寸。晶圆是制造集成电路的原材料，呈圆片状。晶圆尺寸通常指晶圆的直径，常见的规格有4英寸、6英寸、8英寸、12英寸等。

（4）feature size：特征尺寸，指集成电路的最小连线宽度，如果是MOS工艺，通常指晶体管的沟道长度或者是栅极宽度，有时也称为工艺线宽。特征尺寸代表工艺水平，特征尺寸越小代表工艺水平越高、集成度越大。

（5）Moore’s Law：摩尔定律。摩尔定律是由英特尔（Intel）创始人之一戈登·摩尔（Gordon Moore）提出来的。其内容为：单片集成电路上可容纳的晶体管数目，约每隔18个月便会增加一倍，性能也将提升一倍。在之前50多年的时间里，集成电路的发展基本符合摩尔定律，但摩尔定律毕竟只是一个统计规律，并不是严谨的科学定律，未来它是否会一直有效目前还是未知数。

（6）等效门：一个等效门是指一个二输入的与非门，这里的等效不是指功能上的等效，而是芯片面积上的等效，即一个集成电路的等效门数等于该集成电路的面积除以一个标准的二输入与非门的面积。

（7）gate utilization：指对门阵列或FPGA等的门利用率。

（8）die size：芯片尺寸，指芯片的面积。

（9）the number ofdie perwafer：一个晶圆上所包含的芯片数量。

（10）defect density：缺陷密度，影响成品率。

（11）yield：成品率（良率）。

2.单元库

单元库是完成数字集成电路设计的一个关键部分。获得单元库的方式包括：制造厂家提供、第三方（库开发商）提供、自己设计。

为了支持不同层次的设计，单元库可能需要的内容包括：物理版图（physical layout）、行为模型（behavioral model）、Verilog/VHDL模型（verilog/VHDL model）、详细的时序模型（detailed timing model）、测试策略（test strategy）、电路原理图（circuit schematic）、单元符号（cellicon）、线负载模型（wire-loadmodel）、布线模型（routing model）等。

3.IPCore

集成电路设计中可能会用到IP Core（IP核），有些集成电路的设计也可能转化成IP核。IP（Intellectual Property）是一些经过设计和验证的模块，可以在其他设计中使用。IP核是SOC设计复用的重要基础。

按形态IPCore可分成Soft Core、Firm Core和Hard Core。

（1）Soft Core：是可以综合的设计，没有针对具体的工艺，灵活性强，但可预测性和性能方面不是最优化的结果。

（2）Firm Core：综合后的网表，与工艺相关，可预测性和性能在Soft Core和Hard Core之间。

（3）Hard Core：针对具体工艺的版图设计，可预测性和性能方面是最好的，但灵活性差。

按用途IP Core可以分为以下几类。

（1）数字电路IP Core：如RISC、MCU、DSP、CODEC、Encryption/Decryption、PCI、USB等。

（2）存储器IPCore：如SRAM、DRAM、EEPROM、FLASH等。

（3）混合信号IP Core：如ADC、DAC、PLL、Interface、Charge Pump、Amplifier等。

IPCore应该满足下列要求。

（1）可重用性：不需修改即可使用。

（2）灵活性：可以进行一些参数调整。

（3）可靠性：保证质量。

（4）易于使用：文档说明齐全、可以完全验证。

（5）可以加快设计进度，提高设计效率。

将一个典型模块设计成可以重用的IP Core的费用超过设计成一次使用的费用的2～3倍，这其中包括因需要满足IP Core的稳定性、可靠性、规范性、易于集成等要求而额外增加的工作量。使用一个高度可重用的IP模块的费用只有开发一次使用模块费用的1/10，也就是效率提高10倍。对于没有完全按可重用风格设计的IP模块进行重用时，效率的提高降低到2倍，也就是使用按可重用设计完成的IP模块比使用没有按可重用设计完成的IP模块效率提高5倍。

4.设计流程相关的基本概念

（1）设计输入（Design entry）：输入使用硬件描述语言（Verilog或VHDL）描述的设计模型或电路原理图。

（2）模拟/仿真（simulation）：利用EDA软件工具模拟集成电路的工作过程，检查设计功能是否符合要求。

（3）逻辑综合（Logic synthesis）：利用逻辑综合工具将硬件描述语言描述的设计模型通过分析、优化和映射产生与实现工艺相关的门级网表（netlist）。

（4）前仿真（Prelayout simulation）：进行版图设计之前通过仿真检查设计功能是否符合要求。

（5）版图规划（Floor planning）：将网表中的模块放置到芯片中确定的位置上。

（6）布局（Placement）：确定模块中单元的摆放位置。

（7）布线（Routing）：建立单元或模块之间的连接。

（8）提取（Extraction）：确定互连线的电阻、电容等寄生参数。

（9）后仿真（Post layout simulation）：检查设计在增加了互连线负载之后是否仍然能正确工作。